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                    集成電路(IC)電磁兼容設計培訓班
           入學要求

                學員學習本課程應具備下列基礎知識:
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           班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)
               堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。
           上課時間和地點
        上課地點:【上!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
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        IC電磁兼容設計班:2022年6月13日.(歡迎您垂詢,視教育質量為生命!)
           實驗設備
             ☆資深工程師授課

                
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           師資團隊
        趙老師

        大規模集成電路設計專家,10多年超大規模電路SOC芯片設計和版圖設計經驗,參與過DSP、GPU、DTV、WIFI、手機芯片、物聯網芯片等芯片的研發。精通CMOS工藝流程、版圖設計和布局布線,精通SOC芯片 設計和版圖設計的各種EDA工具(如:DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura),具有豐富的SOC芯片設計、驗證、DFT、PD、流片經驗。
        熟練掌握版圖設計規則并進行驗證及修改;熟練掌握Unix/Linux操作系統;熟悉CMOS設計規則、物理設計以及芯片的生產流程與封裝。

        王老師

        資深IC工程師,十幾年集成電路IC設計經驗,精通chip的規劃、數字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網絡芯片、手機芯片等等。
        從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計,
        熟練掌握1.8V,3.3V,5V,18V,25V,40V等各種高低壓混合電路的IC設計。

        張老師

        從事數字集成電路設計10余年,精通CMOS工藝流程、版圖設計和布局布線,精通VERILOG,VHDL語言,
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                1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
                2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
                3、培訓合格學員可享受免費推薦就業機會。

                      集成電路(IC)電磁兼容設計培訓班

         

        一、集成電路EMC技術概論
        1.1、何謂集成電路EMC設計
        1.2、集成電路EMC標準與規范
        1.3、EMC的效費比-EMC介入時間與成本的關系
        1.4、電磁兼容設計與抗電磁騷擾的區別
        1.5、集成電路的EMC設計管理

        二、IC版圖設計中的EMC/EMI問題
        2.1、版圖設計
        2.2、版圖舉例: ?I噪聲電流/瞬態負載電流/?I噪聲電壓
        2,3、版圖舉例: 差模騷擾/共模騷擾
        2.4、版圖舉例: 傳導騷擾耦合
        2.5、版圖舉例: 共阻抗騷擾耦合
        2.6、版圖舉例: 共電源阻抗耦合
        2.7、版圖舉例: 感應騷擾耦合/串擾
        2.8、版圖舉例: 輻射騷擾耦合/非閉合載流電路/閉合載流電路
        2.9、版圖舉例: 敏感度特性/耦合途徑

        三、IC版圖EMC設計
        3.1、減小版圖互連線路走線的阻抗
        3.2、版圖布局和布線的準則:
        1)、低頻布線取短距離(小電阻);
        2)、高頻布線取小環路面積(小阻抗);
        3)、布局與不兼容分割
        3.3、版圖中電源網格/地線網格,電源總線/信號總線和接地設計準則
        3.4、層次化結構和多金屬層設計與應用/金屬距離和密度
        1)、層疊設計,層數和大小的選擇
        2)、2W原則
        3)、傳輸延遲和特性阻抗及阻抗匹配
        4)、信號完整性的含義
        5)、信號完整性問題
        6)、IC設計中的串擾
        3.5, ESD電路分析
        1)、新ESD技術減小IC的I/O尺寸
        2)、深亞微米CMOS芯片ESD保護結構設計
        3)、電路實例

        四、IC地線設計
        4.1、接地系統
        4.2、IC中的接地

        五、IC中的屏蔽設計
        5.1、屏蔽材料與厚度的選擇和屏蔽效能的計算
        5.2、IC中的屏蔽

        六、濾波設計
        6.1、濾波器的種類
        6.2、如何選擇濾波器的網絡結構
        6.3、如何計算濾波器的插入損耗與頻率特性

        七、成功IC版圖舉例
        7.1、電源電壓檢測電路版圖設計
        7.2、利用CADENCE IC Craftsman自動布局布線
        7.3、SuperV芯片的版圖優化
        7.4、Ledit版圖設計軟件
        7.5、門級ASIC的分層物理設計

        八、集成電路設計軟件
        8.1、Cadence RF設計Kits(錦囊)
        8.2、CADENCE:SiP IC設計主流化
        8.4、用于 RFIC設計的Calibre驗證
        8.5、LCoS(Liquid-Crystal-On-Silicon) 顯示芯片
        8.6、CMOS 器件版圖 DUMMY 圖形

        九、掌握IC封裝特性抑制EMI
        9.1、DIP
        9.2、芯片載體封裝
        9.3、方型扁平封裝(Quad Flat Package)
        9.4、BGA封裝
        9.5、CSP封裝
        裸芯片組裝
        9.7、倒裝芯片(Flip Chip)(簡稱:FC)
        9.8、多芯片模塊
        9.9、系統芯片(SOC)

        十、集成電路EMC標準與試驗方法
        IEC62132標準試驗方法:
        IEC62132標準:集成電路電磁抗擾度
        通用條件和定義;
        輻射抗擾度測量方法--橫電磁波室法(TEM Cell);
        傳導抗擾度測量方法--電流注入法(BCI);
        傳導抗擾度測量方法--直接激勵注入法(DPI);
        傳導抗擾度測量方法--WFC(Workbench Faraday Cage)法。
        10.2、IEC61967標準試驗方法:
        IEC61967標準:集成電路電磁發射
        通用條件和定義;
        輻射發射測量方法--橫電磁波室法(TEM Cell)
        輻射發射測量方法--表面掃描法;
        傳導發射測量方法--1Ω/150Ω直接耦合法;
        傳導發射測量方法--WFC (Workbench Faraday Cage)方法;
        傳導發射測量方法--探針法

         

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        .(2014年7月11).................................................................................
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